“题目1：由组合逻辑电路的功能特点可知，任意时刻电路的输出( )。
: 仅取决于电路过去的输出状态
; 与该时刻输入状态和电路过去的输出状态均有关
; 仅取决于该时刻的输入状态”
“题目2：下列消除竞争冒险的方法中，( )是错的。
: 引入时钟脉冲
; 在逻辑设计时增加冗余项
; 接入滤波电容”
“题目3：普通二进制编码器的输入变量中，任何时刻( )。
: 均可多个被编对象有输入，但只对优先级别最高的进行编码
; 仅有一个被编对象有输入，其他均没有输入
; 均可多个被编对象有输入，它们共同确定编码结果”
“题目4：三位同学按“少数服从多数”原则设计表决器逻辑电路，下列电路中（ ）是错误的。
: 图（c）
; 图（b）
; 图（a）”
“题目5：下列三个逻辑电路框图中，（ ）是译码器。
: 图c
; 图a
; 图b”
“题目6：16选1数据选择器应该有( )个数据输入端。
: 16
; 8
; 4”
“题目7：由时序逻辑电路的功能特点可知，任意时刻触发器电路的输出状态( )。
: 仅取决于现在的输出状态
; 不仅取决于输入信号，还与输入信号作用前的现态有关
; 仅取决于电路的输入信号”
“题目8：主从触发器在每个CP脉冲周期，( )。
: 主触发器的输出状态可能改变多次，但从触发器只能改变一次
; 主触发器只能改变一次，但从触发器的输出状态可能改变多次
; 主触发器和从触发器的输出状态都只能改变一次”
“题目9：由RS触发器的真值表可知，它的状态方程和约束条件是（ ）。
R
S
0
0
0
1
1
1
0
0
1
1
不允许
: ; ;”
“题目10：为了把串行输入的数据转换成并行输出的数据，可以使用( )。
: 数据选择器
; 移位寄存器
; 计数器”
“题目11：与同步时序电路相比，异步时序电路的主要缺点是( )。
: 抗干扰能力差
; 速度慢
; 功耗大”
“题目12：N个触发器可以构成最大计数长度为( )的计数器。
: 2N
; N
; N2”
题目13：组合逻辑电路符合逻辑关系的最简电路形式不会发生竞争冒险现象。( )
题目14：多位数值比较器在比较两个多位数的大小时，遵循先低位比较后高位的比较原则，只有在低位相等时，才需要比较高位。
题目15：CMOS结构的组合逻辑越来越多被采用，是因为CMOS电路耗电量低。（ ）
题目16：若系统中既有数字电路也有模拟电路，印刷电路板应分别设置接地线再合并接地。（ ）
题目17：触发器虽然也是由门电路构成，但它与组合逻辑电路不同，具有逻辑状态的记忆功能。( )
题目18：将主从JK触发器的J和K端都接低电平，则在时钟脉冲CP的作用下特性方程应为。（ ）
题目19：当D触发器的现态时，为使每个CP脉冲该触发器翻转一次，D端应接至。（ ）
题目20：由M进制集成计数器构成N进制计数器，当M＜N时一般采用清零法或置位法，当M＞N时则适合采用级联法。（ ）
“题目21：（1）该电路最简与或形式的逻辑表达式是（ ）。
: ; ;”
“题目22：（2）经分析，该电路具有（ ）功能。
: 单、双数判断
; 表决
; 四舍五入”
“题目23：分析图2-4所示电路的逻辑功能。在下列选项中选择正确答案填入空内。
（1）该电路使用的触发器是（ ）。
: 主从JK触发器
; 上升沿触发的边沿JK触发器
; 下降沿触发的边沿JK触发器”
“题目24：（2）分析可知，该电路为（ ）。
: 状态图如图2-5（a）所示，不能自启动五进制同步计数器，
; 状态图如图2-5（c）所示，能自启动六进制同步计数器，
; 状态图如图2-5（b）所示，能自启动五进制同步计数器，”
“题目25：（3）在CP脉冲的作用下，该电路时序图为（ ）。
: 图2-6（c）
; 图2-6（a）
; 图2-6（b）”
